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Python
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# Copyright (c) 2019 -2021 MINRES Technolgies GmbH
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# SPDX-License-Identifier: Apache-2.0
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import os.path
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import logging
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import cppyy
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from cppyy import gbl as cpp
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import pysysc
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from pysysc.structural import Connection, Module, Signal, Simulation
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# setup and load
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logging.basicConfig(level=logging.DEBUG)
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build_type='Debug'
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myDir = os.path.dirname( os.path.realpath(__file__))
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pysysc.read_config_from_conan(os.path.join(myDir, 'build/%s/conanfile.txt'%build_type), build_type)
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pysysc.load_systemc()
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logging.debug("Loading SC-Components lib")
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# pysysc.add_include_path(os.path.join(myDir, 'scc/incl'))
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# pysysc.add_library('scc.h', os.path.join(myDir, 'build/%s/lib/libscc.so'%build_type))
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pysysc.add_include_path(os.path.join(myDir, 'scc/src/common'))
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pysysc.add_library('scc_util.h', os.path.join(myDir, 'build/%s/scc/src/common/libscc-util.so'%build_type))
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pysysc.add_include_path(os.path.join(myDir, 'scc/third_party'))
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pysysc.add_include_path(os.path.join(myDir, 'scc/third_party/scv-tr/src'))
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pysysc.add_library('scv-tr.h', os.path.join(myDir, 'build/%s/scc/third_party/scv-tr/src/libscv-tr.so'%build_type))
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pysysc.add_include_path(os.path.join(myDir, 'scc/src/sysc'))
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pysysc.add_library('scc_sysc.h', os.path.join(myDir, 'build/%s/scc/src/sysc/libscc-sysc.so'%build_type))
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pysysc.add_include_path(os.path.join(myDir, 'scc/src/components'))
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cppyy.include('scc_components.h')
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logging.debug("Loading Components lib")
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pysysc.add_include_path(os.path.join(myDir, 'vp_components'))
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pysysc.add_library('components.h', os.path.join(myDir, 'build/%s/vp_components/libvp_components.so'%build_type))
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# define toplevel class
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num_of_mem = 4
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from pysysc.sysc import ScModule
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class TopModule(ScModule):
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def __init__(self, name):
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ScModule.__init__(self, name)
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# instantiate
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self.clk_gen = Module(cpp.ClkGen).create("clk_gen")
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self.rst_gen = Module(cpp.ResetGen).create("rst_gen")
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self.initiator = Module(cpp.Initiator).create("initiator")
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self.memories = [Module(cpp.Memory).create("mem%d"%idx) for idx in range(0,num_of_mem)]
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self.router = Module(cpp.Router[num_of_mem]).create("router")
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# connect them
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self.clk = Signal("clk").src(self.clk_gen.clk_o).sink(self.initiator.clk_i).sink(self.router.clk_i)
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[self.clk.sink(m.clk_i) for m in self.memories]
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self.rst = Signal("rst").src(self.rst_gen.reset_o).sink(self.initiator.reset_i).sink(self.router.reset_i)
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[self.rst.sink(m.reset_i) for m in self.memories]
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Connection().src(self.initiator.socket).sink(self.router.target_socket)
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[Connection().src(self.router.initiator_socket.at(idx)).sink(m.socket) for idx,m in enumerate(self.memories)]
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self.ScThread("RunThread")
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def EndOfElaboration(self):
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print("Elaboration finished")
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def StartOfSimulation(self):
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print("Simulation started")
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def EndOfSimulation(self):
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print("Simulation finished")
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def RunThread(self):
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print("Starting RunThread")
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while(cpp.sc_core.sc_time_stamp()<cpp.sc_core.sc_time(500, cpp.sc_core.SC_NS)):
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#self.pyScWait(self.clk.signal.value_changed_event())
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self.ScWait(cpp.sc_core.sc_time(100, cpp.sc_core.SC_NS))
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print("Hello from Thread %s, @ %s"%(self.name(), cpp.sc_core.sc_time_stamp().to_string()))
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# configure
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Simulation.setup(logging.root.level)
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# instantiate
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#from modules import TopModule
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dut = Module(TopModule).create("dut")
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# run if it is standalone
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if __name__ == "__main__":
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Simulation.configure(enable_vcd=False)
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Simulation.run()
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logging.debug("Done")
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